设计范例

Altera的工程师开发了一系列可用的设计范例为您在设计中碰到的问题提供有效的解决方案。浏览您所需设计。

	产品
MAX® II 和 MAX CPLD Stratix®和 Stratix GX FPGA Nios® II 嵌入式处理器
	功能
算术 存储器 总线及I/O功能 逻辑 数字信号处理 数字信号处理器(DSP) 通信
	设计输入方法
Quartus® II 软件 Tool工具命令语言Tcl VHDL Verilog HDL C Code DSP Builder  TimeQuest 时序分析仪 On-Chip Debugging
	第三方仿真工具
Mentor Graphics® ModelSim® Synopsys VCS Cadence NCsim
	旧范例
MAX+PLUS® II 图形编辑器 Altera® 硬件描述语言 (AHDL)

Altera提供设计范例给拥有有效Altera器件和工具订单的注册用户。如果您想购买Altera的订单，请和您当地的Altera分销商联络。

设计范例免责申明

本站中的设计实例只限于在Altera公司的器件内使用，Altera公司保留其所有权。这些设计范例基于“as-is”的形式提供，便于协调管理；因此，任何形式的授权、代理或者担保（无论是明确的，隐含的还是法定的），包括不受限制的使用、商业授权、无侵犯或者适用某个特殊用途等等，Altera公司都不予以承诺。Altera公司明确地不推荐，不建议以及不要求把这些设计实例和其他非Altera公司提供的任何产品合并使用。