Altera提供FPGA, CPLD和ASIC解决方案
  • 下载
  • 文档资料
  • 产品
    • 器件
    • 设计软件
    • IP
    • 开发套件/电缆
    • 设计和支持服务
    • 资料
  • 最终市场
    • 汽车
    • 广播
    • 计算机和存储
    • 消费类
    • 工业
    • 医疗
    • 军事和航空航天
    • 测试和测量
    • 无线通信
    • 有线通信
  • 技术中心
    • DSP
    • 外部存储器
    • 嵌入式处理
    • 收发器
    • 并行I/O
    • 信号完整性
    • 系统集成
  • 教育与活动
    • 培训中心
    • 大学计划
    • 网络研讨会和视频
    • 演示
    • 活动日程
  • 支持
    • 设计和支持资源指南
    • 知识数据库
    • 器件
    • 软件
    • IP
    • 开发套件和电缆
    • 设计范例
    • 参考设计
    • 下载
    • 用户社区和论坛
    • mySupport
  • 公司介绍
    • 关于我们
    • 客户成功案例
    • 合作伙伴
    • 新闻中心
    • 投资者关系
    • 保护环境
    • 职位招聘
    • 联系我们
  • 在线购买
    • 器件
    • 设计软件
    • 开发和教育套件
    • 电缆和可编程硬件
    • IP
  • 全部页面
  • 产品型号
  • 知识数据库
  • 支持&技术资料
  • 论坛 & Wiki

设计范例

主页 > 支持 > 设计范例
Design Examples Graphic

参考设计是技术子系统或者系统蓝图,为复杂系统设计提供有效的解决方案。

知识产权(IP)内核是针对Altera®器件进行了优化的模块,从基本算法模块到收发器、存储器控制器、微处理器、信号处理和协议接口等。

IP内核和参考设计:

  • IP内核支持
  • IP内核和参考设计系列产品 

找到设计实例:

  按产品分类   老产品设计实例
  • MAX® II 和MAX CPLD
  • Stratix®和Stratix GX FPGA
  • Nios® II 嵌入式处理器
 
  • MAX+PLUS® II 图形编辑器
  • Altera硬件描述语言(AHDL)
  按功能分类   按设计输入分类
  • 算法
  • 外部存储器接口
  • 片内存储器
  • 总线和I/O功能
  • 逻辑
  • 接口和外设
  • 数字信号处理(DSP)
  • 通信
  • PLL和时钟
  • 嵌入式处理
 
  • Quartus® II 软件
  • Tcl
  • VHDL
  • Verilog HDL
  • C语言
  • DSP Builder 
  • TimeQuest时序分析器
  • 片内调试
  按第三方仿真工具分类   相关链接
  • Mentor Graphics® ModelSim®
  • Cadence NCsim
  • Synopsys VCS
 
  • 设计和支持资源指南
  • 知识数据库
  • 器件支持
  • 设计软件支持
  • 开发套件支持
  • Altera课程培训
  • Altera用户社区/论坛
  • Altera大学计划设计实例

Altera设计实例主要供Altera器件和工具注册用户使用,这些用户有Altera Quartus II订购版软件有效许可。如果您希望购买Quartus II 订购版软件,请联系您当地的Altera代理商,也可以访问Altera eStore。

设计范例免责申明

本站中的设计实例只限于在Altera公司的器件内使用,Altera公司保留其所有权。这些设计范例基于“as-is”的形式提供,便于协调管理;因此,任何形式的授权、代理或者担保(无论是明确的,隐含的还是法定的),包括不受限制的使用、商业授权、无侵犯或者适用某个特殊用途等等,Altera公司都不予以承诺。Altera公司明确地不推荐,不建议以及不要求把这些设计实例和其他非Altera公司提供的任何产品合并使用。

给本页评分


  • 产品
    • MAX/MAX II
    • Stratix/Stratix GX
    • Nios II
  • 功能
    • 算法
    • 存储器
    • 总线及I/O
    • 逻辑
    • 接口与外设
    • DSP
    • 通信
    • PLL & Clocking
  • 设计输入方法
    • Quartus II软件工程
    • Tcl
    • VHDL
    • Verilog HDL
    • C Code 范例
    • DSP Builder
    • TimeQuest
    • 片内调试
      • SignalTap II
  • 仿真工具
    • Mentor Graphics ModelSim
    • Cadence NCsim
    • Synopsys VCS
  • 旧范例
    • 图形编辑器
    • AHDL
    请填写反馈意见
    产品 | 最终市场 | 技术中心 | 教育与活动 | 支持 | 公司介绍 | 在线购买
    联系我们 | 站点帮助 | 网站导航 | 个人信息 | 法律申明
    Copyright © 1995-2010 Altera International Limited. 版权所有
    Altera Forum
    Altera
    论坛
    RSS
    RSS
    Flickr
    Flickr
    Email Updates
    电邮新闻