文档资料 许可 在线购买 下载 全部页面 技术资料 产品型号

主页   |   产品   |   支持   |   最终市场   |   技术中心   |   教育与活动   |   公司介绍   |   在线购买

mySupport   |   器件   |   软件   |   IP   |   设计范例   |   参考设计

产品       MAX/MAX II       Stratix/Stratix GX       Nios II     功能       算法       存储器       总线及I/O       逻辑       接口与外设       DSP       通信       PLL & Clocking     设计输入方法       Quartus II软件工程       Tcl       VHDL       Verilog HDL       C Code 范例       DSP Builder       TimeQuest    片内调试     仿真工具       Mentor Graphics ModelSim       Cadence NCsim       Synopsys VCS     旧范例       图形编辑器       AHDL

主页 > 支持 > 设计范例 > 逻辑 打印此页 发送此页 Logic Design Examples Table 1 contains logic design examples for use in designs for Altera® devices. Click on the design entry method icon to see the design example. Table 1. Logic Design Examples Function Design Entry Method 1x64 Shift Register 8x64 Shift Register with Taps Counter with Asynchronous Reset Counter with Synchronous Load Preventing Unintentional Latch Creation Instantiating a DFFE Instantiating a DFF Using lpm_dff Synchronous State Machine Legacy Examples Parameterized Multiplexer (lpm_mux) Comparison Function Using EABs Sequencer (lpm_rom) Linear Feedback Shift Register State Machine Implemented in an EAB The following icons indicate the entry mode(s) used in each example:  Altera hardware description language (AHDL)   VHDL  MAX+PLUS® II Graphic Editor  Verilog hardware description language (HDL)  Tool command language (Tcl)  Quartus® II development tool 给本页评分

请填写反馈意见   注册索取最新邮件通知

主页 | 产品 | 支持 | 最终市场 | 技术中心 | 教育与活动 | 公司介绍 | 在线购买  mySupport | 器件 | 软件 | IP | 设计范例 | 参考设计  联系我们 | 站点帮助 | 网站导航 | 个人信息 | 法律申明  Copyright © 1995-2008 Altera International Limited, 香港九龙观塘观塘道388号创纪之城1期1座9楼11-18室 Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus和MegaCore是Altera公司的商标。