Altera提供FPGA, CPLD和ASIC解决方案
  • 下载
  • 文档资料
  • 产品
    • 器件
    • 设计软件
    • IP
    • 开发套件/电缆
    • 设计和支持服务
    • 资料
  • 最终市场
    • 汽车
    • 广播
    • 计算机和存储
    • 消费类
    • 工业
    • 医疗
    • 军事和航空航天
    • 测试和测量
    • 无线通信
    • 有线通信
  • 技术中心
    • DSP
    • 外部存储器
    • 嵌入式处理
    • 收发器
    • 并行I/O
    • 信号完整性
    • 系统集成
  • 教育与活动
    • 培训中心
    • 大学计划
    • 网络研讨会和视频
    • 演示
    • 活动日程
  • 支持
    • 设计和支持资源指南
    • 知识数据库
    • 器件
    • 软件
    • IP
    • 开发套件和电缆
    • 设计范例
    • 参考设计
    • 下载
    • 用户社区和论坛
    • mySupport
  • 公司介绍
    • 关于我们
    • 客户成功案例
    • 合作伙伴
    • 新闻中心
    • 投资者关系
    • 保护环境
    • 职位招聘
    • 联系我们
  • 在线购买
    • 器件
    • 设计软件
    • 开发和教育套件
    • 电缆和可编程硬件
    • IP
  • 全部页面
  • 产品型号
  • 知识数据库
  • 支持&技术资料
  • 论坛 & Wiki

Stratix & Stratix GX Design Examples

主页 > 支持 > 设计范例 > Stratix/Stratix GX

The examples shown in Table 1 demonstrate various features of the Stratix® and Stratix GX device families using the Quartus® II design software. For more information about the different design entry methods, refer to the Help files in the Quartus II software. The Stratix and Stratix GX design examples are grouped by functionality. Select the design entry method icon to see the design example.

Additional examples are available on the  Stratix Reference Designs page and  Stratix GX Reference Designs page.

Table 1. Stratix & Stratix GX Design Examples for the Quartus II Software
Memory Functions Design Entry Method
Quad Data Rate (QDR) SRAM Controller Verilog HDL
Examples for altufm Megafunction User Guide Quartus II Software
Zero-Bus Turnaround (ZBT) SRAM Controller NEW VHDL
Buses & I/O Functions
High-Speed Differential I/O Capability    Verilog HDL 
Examples for altpll Megafunction User Guide Quartus II Software
Examples for altremote_update Megafunction User Guide NEW Quartus II Software
Examples for altpll_reconfig Megafunction User Guide NEW Quartus II Software
Arithmetic
Examples for altmult_add Megafunction User Guide NEW Quartus II Software
Examples for altfp_add_sub Megafunction User Guide NEW Quartus II Software
Storage
Examples for lpm_shiftreg Megafunction User Guide NEW Quartus II Software
DSP Functions
12 x 9 Firm Multiplier Verilog HDL
12 x 12 Firm Multiplier Verilog HDL
Fully Variable Coefficient Soft Multiplier Verilog HDL
Hybrid Fixed Coefficient Soft Multiplier Verilog HDL
Hybrid Variable Coefficient Soft Multiplier Verilog HDL
Parallel Fixed Coefficient Soft Multiplier Verilog HDL
Parallel Variable Coefficient Soft Multiplier Verilog HDL
Semi-Parallel Fixed Coefficient Soft Multiplier Verilog HDL
Semi-Parallel Variable Coefficient Soft Multiplier Verilog HDL
Sum of Multiplication Fixed Coefficient Soft Multiplier Verilog HDL
Sum of Multiplication Variable Coefficient Soft Multiplier Verilog HDL
Discrete Cosine Transform (DCT) Verilog HDL
Basic Finite Impulse Response (FIR) Filter Verilog HDL
Time Domain Multiplexed FIR Filter Verilog HDL
Polyphase Decimation FIR Filter Verilog HDL
Polyphase Interpolation FIR Filter Verilog HDL
Two-Dimensional FIR Filter Verilog HDL
Basic Infinite Impulse Response (IIR) Filter Verilog HDL
Butterworth IIR Filter Verilog HDL
Magnitude Function Verilog HDL

Design Examples Disclaimer

These design examples may only be used within Altera Corporation devices and remain the property of Altera. They are being provided on an “as-is” basis and as an accommodation; therefore, all warranties, representations, or guarantees of any kind (whether express, implied, or statutory) including, without limitation, warranties of merchantability, non-infringement, or fitness for a particular purpose, are specifically disclaimed. Altera expressly does not recommend, suggest, or require that these examples be used in combination with any other product not provided by Altera.

给本页评分


  • 产品
    • MAX/MAX II
    • Stratix/Stratix GX
    • Nios II
  • 功能
    • 算法
    • 存储器
    • 总线及I/O
    • 逻辑
    • 接口与外设
    • DSP
    • 通信
    • PLL & Clocking
  • 设计输入方法
    • Quartus II软件工程
    • Tcl
    • VHDL
    • Verilog HDL
    • C Code 范例
    • DSP Builder
    • TimeQuest
    • 片内调试
      • SignalTap II
  • 仿真工具
    • Mentor Graphics ModelSim
    • Cadence NCsim
    • Synopsys VCS
  • 旧范例
    • 图形编辑器
    • AHDL
    请填写反馈意见
    产品 | 最终市场 | 技术中心 | 教育与活动 | 支持 | 公司介绍 | 在线购买
    联系我们 | 站点帮助 | 网站导航 | 个人信息 | 法律申明
    Copyright © 1995-2010 Altera International Limited. 版权所有
    Altera Forum
    Altera
    论坛
    RSS
    RSS
    Flickr
    Flickr
    Email Updates
    电邮新闻