随着FPGA性能、容量和复杂度的提高，验证过程成为FPGA设计周期中的关键部分。仅有HDL仿真还不足以实现复杂的设计，这是因为基于事件和周期仿真器进行仿真会花费大量的时间。而且，系统级验证很难在具有大量I/O引脚BGA封装的器件中实现。访问BGA引脚往往会受到限制。此外，难以将器件内部信号发送至专用调试引脚。为了降低验证过程的复杂度，Altera提供了片内调试组合工具。这些调试工具使您能够在设计中实时采集内部节点，帮助您迅速完成设计验证。
表 1. 参考文档 |
资源 |
说明 |
使用 SignalProbe 快速进行设计调试 (PDF) |
Quartus® II 开发软件手册 中的这一章 说明 SignalProbe 功能的验证流程。该功能将内部信号迅速送至 I/O 引脚，对设计没有影响，提高了设计验证的效率。从全布线设计开始，您可以对信号进行选择和布线，针对以前保留或者目前没有使用的 I/O 引脚进行调试。 |
使用 SignalTap® II 嵌入式逻辑分析器进行设计调试 (PDF) |
Quartus II 开发软件手册 中的这一章说明 SignalTap® II 嵌入式逻辑分析器的验证流程。 SignalTap II 嵌入式逻辑分析器对设计中的内部信号状态进行探测，对 FPGA 设计进行调试，它不需要使用外部设备或者其他的 I/O 引脚， FPGA 全速运行时就可以对设计进行探测调试。对定制触发条件逻辑进行定义，提高了精确性，以及隔离问题的能力。 SignalTap II 嵌入式逻辑分析器不需要外部探针，也不必改动设计文件来采集内部节点或者 I/O 引脚的状态；所有采集到的信号数据方便地存储在器件存储器中，直到设计人员将其读出，对数据进行分析。 |
使用外部逻辑分析仪进行在系统调试 (PDF) |
Quartus II 开发软件手册 中的这一章说明使用逻辑分析仪接口的验证流程 。 这一接口使设计人员能够将内部 FPGA 信号传送至外部逻辑分析仪，对其进行分析。它可以将大量的内部器件信号通过少量的输出引脚传送出去，进行调试，充分利用外部逻辑分析仪的高级功能。 |
存储器和常量在系统更新 (PDF) |
Quartus II 开发软件手册 中的这一章说明怎样使用在系统存储器内容编辑器 。 它通过 JTAG 接口 对 FPGA 在系统 存储器和常量进行读写访问，器件在终端系统中工作时，可以方便地测试 FPGA 存储器内容和常量的变化。 |
使用在系统资源和探测功能进行设计调试 (PDF) |
Quartus II 开发软件手册 中的这一章说明在系统源和探测功能。 这一功能对定制寄存器链进行设置，驱动或者采样设计中的任何逻辑节点，方便实现了简单虚拟激励输入过程，以及对测试节点当前值的采集。 |
sld_virtual_jtag 宏功能用户指南 (PDF) |
这一参考手册阐述虚拟 JTAG 宏功能，即 sld_virtual_jtag 宏功能。 sld_virtual_jtag 宏功能使您能够建立自己的系统级调试基础结构，包括基于处理器的调试方案以及系统级调试的软件调试工具等。您可以直接在 HDL 代码中例化 sld_virtual_jtag 宏功能，提供一个或者多个透明通信通道，使用器件的 JTAG 接口，访问 FPGA 设计中的不同部分。 |
AN 323：在 SOPC Builder 系统中使用 SignalTap II 嵌入式逻辑分析器 (PDF)
设计文件 |
这一应用笔记说明怎样使用SignalTap II 逻辑分析器来监视SOPC Builder生成的系统模块的内部信号。这一实例中的系统含有大量组件，包括 Nios® II 处理器、直接存储器访问(DMA)控制器、片内存储器以及外部SDRAM存储器接口等。
设计文件AN 323：在SOPC Builder系统中使用SignalTap II 嵌入式逻辑分析器。 |
| AN 446：采用SignalTap II 逻辑分析器来调试Nios II 系统 (PDF) |
该应用笔记介绍 SignalTap II 逻辑分析器的 Nios® II 插件，演示插件的功能、配置选项以及用户模式。 |
文档资料
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