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主页 > 支持 > 软件 > Quartus II 接口 > ClockLock PLL Definition 打印此页 发送此页 ClockLock PLL Definition A feature available in selected ACEX 1K, APEX 20K, APEX II, FLEX 10K, and Mercury devices that employs a phase-locked loop (PLL). The ClockLock circuitry can be used to reduce clock delay and skew and can also generate internal clocks that operate at frequencies that are multiples of the frequency of the system clock. This reduction minimizes clock-to-output and setup times while maintaining zero hold times. You can take advantage of the ClockLock feature by using the altclklock megafunction. Also referred to as General-Purpose PLL (GPLL). 给本页评分

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