TimeQuest时序分析器

TimeQuest 时序分析器是一种 ASIC 功能时序分析器，支持业界标准 Synopsys 设计约束 (SDC) 格式。本页面提供的链接资源可以帮助您学习使用 TimeQuest 分析器。

请参考下面的 TimeQuest 时序分析器资源：

TimeQuest 分析器文档
TimeQuest 分析器培训和演示
设计实例

关于 TimeQuest 分析器的简要介绍，请参考Quartus^® II TimeQuest时序分析器：基于SDC的FPGA时序分析产品特性页面。

如果需要搜索已知的TimeQuest问题和技术支持解决方案，请使用 Altera 的已知问题数据库。您还可以访问Altera论坛，联系其他 Altera 用户，和他们讨论技术问题。

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TimeQuest 分析器资源

标题	说明
表 *1. TimeQuest* *分析器文档*
TimeQuest 时序分析器 (PDF)	Quartus II 开发软件手册中的这一章阐述了 TimeQuest 分析器的特性，以及怎样采用 SDC 命令来约束您的设计。
*在TimeQuest时序分析器中实现多周期排除(PDF)*	该应用笔记详细介绍怎样在TimeQuest分析器中实现多周期排除。
Quartus II TimeQuest时序分析器手册(PDF)	该手册提供各种设计实例和模板，介绍怎样在各种设计电路中实现时序约束。
转换到 TimeQuest 时序分析器 (PDF)	Quartus II 开发软件手册中的这一章阐述了怎样将一个设计从标准分析器转换到 TimeQuest 分析器。
TimeQuest 分析器快速入门教程 (PDF)	该教程简要介绍了 TimeQuest 分析器。
SDC 和 TimeQuest API 参考手册 (PDF)	这一参考手册列出了 TimeQuest 分析器支持的所有 SDC 命令，以及完整的工具命令语言 (Tcl) API 。
AN 471：采用 TimeQuest 进行高性能 FPGA PLL 分析 (PDF)	这一应用笔记介绍了怎样使用 TimeQuest 分析器来分析并约束锁相环 (PLL) 。
Altera TimeQuest 和 Xilinx Trace 之间的等价时序分析白皮书 (PDF)	这一白皮书介绍了怎样在 Altera TimeQuest 分析器和 Xilinx 的 Trace 之间进行等价静态时序分析。
TimeQuest 分析器时钟分析	提供时钟分析的详细信息，包括得出时序分析方程。
TimeQuest 排除	简要介绍 TimeQuest 分析器 SDC 排除及其优先级。
TimeQuest 收集	列出了所有支持的收集 (TimeQuest 分析器的核心部分 ) 。
TimeQuest GUI	帮助您熟悉 TimeQuest 分析器 GUI 及其特性。

表2提供了TimeQuest时序分析器的培训和演示链接。

标题	说明
表 *2. TimeQuest* *分析器培训和演示*
TimeQuest 时序分析器 ( 英文 ) ( 在线课程 ) TimeQuest 时序分析器 ( 中文 )	您将使用 Quartus II 软件中的 TimeQuest 静态时序分析器工具来验证 FPGA 或者 HardCopy ® ASIC 的性能。您还可以使用 TimeQuest 分析器来建立时序约束 ( 例如，分配 ) 。您将使用所支持的 SDC ，从 TimeQuest 分析器用户界面和脚本文件中生成时序报告。这是 1.5 小时的在线课程。
采用 TimeQuest 约束并分析源同步电路的时序 ( 在线课程 )	此次培训介绍怎样使用 Quartus II 软件中的 TimeQuest 时序分析器来约束并分析源同步接口。您将了解到源同步接口相对于公共时钟系统接口的优点。您还可以编写 SDC 约束来约束单倍数据速率、源同步输入和输出。您还将学习使用 TimeQuest 时序分析器来报告并分析源同步输出和输入的时序。这是 1 个小时的在线课程。
约束并分析双倍数据速率源同步接口 ( 在线课程 )	此次培训简要介绍双倍数据速率接口以及对其进行约束时遇到的某些挑战。您将学习输入输出的时钟和数据约束，包括进行约束的两种方法等。您还会了解接口的时序排除。最后，学习怎样利用 Quartus II 软件 7.1 中的 TimeQuest 时序分析器分析源同步接口时序。这是 1 个小时的在线课程。
Quartus II 软件设计系列：基础 ( 由教师指导的课程 )	您将学习怎样使用 Quartus II 软件来开发 FPGA 或者 CPLD 。您将建立一个新工程，输入新的或者已有的设计文件，编译到您的目标 FPGA 或者 CPLD 中，使用 Quartus II 编程器来配置您的器件，查看设计在系统工作。您还可以使用 Quartus II 软件中的时序分析器 TimeQuest 来输入基本内部和 I/O 时序约束，并针对这些时序约束来分析设计。这是 8 个小时由教师指导的课程。
Quartus II 软件设计系列：时序分析 ( 由教师指导的课程 )	您将学习 Quartus II 软件的高级功能，利用这些功能来验证您的 FPGA 设计。您将学习怎样针对时序来约束并分析设计，包括理解 FPGA 时序参数、编写 SDC 文件，在 TimeQuest 时序分析器中生成各种时序报告，并将这些信息应用到 FPGA 设计中。您还可以使用 Quartus II 软件工具和 EDA 仿真工具来估算 FPGA 的功耗。这是 8 个小时由教师指导的课程。
转换到 TimeQuest 时序分析器 ( 在线课程 )	此次培训向您简要介绍从 Quartus II 软件 7.2 的标准时序分析器转换到 TimeQuest 时序分析器。您将学习这两种时序分析引擎的关键不同。此次培训涵盖了将设计转换到 TimeQuest 时序分析器的推荐流程，包括怎样查看结果以确保正确进行转换。这是 1 个小时的在线课程。

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