TimeQuest时序分析器
TimeQuest时序分析器是一种ASIC功能时序分析器，支持业界标准Synopsys设计约束(SDC)格式。本页面提供的链接资源可以帮助您学习使用TimeQuest分析器。
TimeQuest分析器参考
SDC命令
请参考以下页面，了解时钟和排除的SDC命令。
时钟
以下两条SDC命令建立时钟：
以下SDC命令定义时钟网络的参数(例如延时和不确定性):
排除
参考手册
SDC和TimeQuest API参考手册(PDF)列出了TimeQuest分析器支持的所有SDC命令，以及完整的工具命令语言(Tcl) API。
在线培训
表1列出了TimeQuest时序分析器的培训课程和演示。
表 1. 培训课程和演示 |
标题 |
说明 |
采用 TimeQuest 静态时序分析器来验证性能 |
- 学习怎样 使用Quartus® II 软件中的TimeQuest静态时序分析器工具来验证FPGA或者结构化ASIC的性能。
- 使用TimeQuest时序分析器建 立时序约束(例如，分配)。
- 使用所支持的SDC格式，从TimeQuest时序分析器 用户接口和脚本文件中生成时序报告。
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利用 TimeQuest 来约束并分析源同步电路的时序 |
- 利用Quartus II 软件中的 TimeQuest 时序分析器约束并分析源同步接口。
- 了解源同步接口相对于普通时钟系统接口的优势 。
- 编写SDC约束来约束SDR、源同步输入和输出。
- 使用TimeQuest时序分析器来报告并分析源同步输入和输出的时序。
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Quartus II 软件设计系列：基础 |
- 了解怎样使用Quartus II 软件来设计FPGA或者CPLD。
- 建立新工程，输入新的或者现有的设计文件，编译至您的目标FPGA或者CPLD，使用Quartus II 编程器配置您的器件(参见在系统设计工作)。
- 输入基本的内部和 I/O 时序约束，使用TimeQuest时序分析器分析设计的这些时序约束。
- 学习帮助您规划设计的方法
- 利用Quartus II 的功能来帮助您更快地达到设计目标
- 学习怎样规划并管理您目标器件的I/O分配
- 找到Quartus II 软件怎样与普通EDA工具实现接口，进行综合和仿真。
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Quartus II 软件设计系列：验证 |
- 学习Quartus II 软件的高级功能，验证您的FPGA设计。
- 学习怎样约束并分析设计时序，包括理解 FPGA 时序参数，编写SDC文件，在TimeQuest时序分析器中生成各种时序报告，并在FPGA设计中应用这些知识。
- 使用Quartus II 软件中的工具以及EDA仿真工具来估算FPGA的功耗。
- 学习怎样使用Quartus II 软件中的调试工具，例如SignalTap® II 嵌入式逻辑分析器和逻辑分析器接口，为高效调试设计选择合适的工具。
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文档资料
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