最新版的DSP Builder具有高级模块集功能，支持时序驱动的Simulink综合。利用该技术，您可以在几分钟实现高性能设计，接近峰值FPGA性能——而其他技术则需要几小时甚至几天的时间，来手动优化HDL代码。
按照下面的1-2-3步，采用DSP Builder高级模块集构建高性能复杂DSP信号链非常简单：
- 设置所需的系统级约束——对于这一例子，在Simulink中，6通道、128抽头FIR滤波器时钟速率设置为403 Mhz。
- 选择目标FPGA系列——由于不同的器件系列可能含有不同的DSP模块体系结构，该信息必须由综合工具进行整合。
- 点击RUN按钮。
DSP Builder高级模块集对信号链的Simulink描述进行综合——考虑了限定的系统级时序约束；这一例子中是403.2Mhz。每一FPGA使用内置时序模型，借助IP模块的性能，工具加入了实现时钟速率所需的流水线寄存器和控制逻辑。
结果是(下面所示)是6通道FIR滤波器，实现了408 Mhz的系统性能。所有这些都没有改变HDL代码!
图2. 自动生成的时序最佳HDL
在无线技术的多载波和多路天线RF处理等应用中，这一新功能是设计多通道信号处理数据通路的关键。
它自动加入流水线级和寄存器，通过时分复用来生成功能最佳设计，例如数字上变频(DUC)、下变频(DDC)、峰值因子抑制(CFR)和数字预失真(DPD)等。8.0版的DSP Builder为多路天线、多载波WiMAX和WCDMA DUC以及DDC设计提供设计实例。
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