收发器系列产品

Altera为业界提供最全面的40-nm和60-nm集成收发器FPGA和ASIC系列产品。在这一全系列产品中，您将找到符合自己设计要求的各种功耗、性能、密度和价格等特性组合。该系列产品构建在通用收发器体系结构基础之上，由一套统一的设计工具提供支持。Quartus^® II 软件提供50多个知识产权(IP)内核，具有“一次学习，随心使用”的优点，使您能够在市场上一直保持竞争优势。

建立在10多年的收发器设计、现场支持和应用开发经验之上，Altera^®40-nm和60-nm收发器组合产品具备了一系列功能。

速率从155 Mbps到11.3 Gbps的收发器
密度范围从15K逻辑单元(LE)到530K LE，1千150万ASIC逻辑门。
流行的工业标准收发器协议
较低的同时开关噪声(SSN)和质量优异的眼图

表1提供了Altera定制逻辑器件和集成收发器系列产品的信息。

表1.收发器和定制逻辑器件
器件	LE	收发器规范	存储器(Mbits)	乘法器 (18 x 18)	I/O引脚
40-nm Stratix^® IV GX FPGA	70K–530K	3.75 Gbps，0–16个 8.5 Gbps，8–32个	6.3–20.3	384–1,024	288–904
40-nm Stratix IV GT FPGA	230K–530K	11.3 Gbps，12–24个 6.375 Gbps，12-24个	13.9–20.3	1,024–1,288	636–754
40-nm Arria^® II GX FPGA	45K–256K	3.75 Gbps，16个	1–11.8	48–1,288	150–600
40-nm HardCopy^® IV GX ASIC	2.5M–11.5M usable ASIC gates	6.5 Gbps，8–36个	6.3–20.3	384–1,288	368–736
60-nm Cyclone^® IV GX FPGA	15K-149K	3.125 Gbps，2-8个	0.5-6.5	0-360	72-475

图1所示为每一器件的以太网和PCI Express (PCIe)应用范围。

图1.40-nm和60-nm收发器系列产品实现的以太网和PCIe应用范围

Figure 1.Transceiver Portfolio Chart

通用收发器体系结构

我们所有的40-nm和60-nm系列产品定制逻辑器件都采用了成熟可靠的通用收发器体系结构(参见图2)。

图2.通用收发器结构

Figure 2. Transceiver Block Diagram

我们还为该系列产品提供统一的Quartus II 设计软件，一组通用IP内核，各种参考设计和设计实例，具有明显的效能优势。您只需要简单学习软件，就可以把技巧应用到多个设计平台中。
采用这些器件以及Quartus II设计软件，您将体验到：

更短的设计和编译时间
更高效的系统资源利用率，更高的系统集成度。
密度更大的产品，进一步提高了系统集成度。
优化内核性能，使您的设计能够更高效地达到时序逼近，降低工程成本。
在简单直观的GUI中，无缝连接IP模块。

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