千兆以太网

Altera为芯片至芯片、电路板至电路板或者背板互联应用中使用IEEE 802.3标准兼容千兆以太网端口的器件提供全套的解决方案，以加速设计实现。Altera还为嵌入式系统以及铜缆或者光纤介质网络提供解决方案。解决方案能够简单迅速地实现协议，从而降低了设计风险，缩短了开发时间，使您能够将精力集中在系统设计的核心功能上。

千兆以太网集成解决方案

这些Altera^®器件提供带有1.25 Gbps串行接口的全集成千兆以太网解决方案：

支持集成千兆位串行收发器

Stratix^® V GX FPGAs
Stratix IV GX FPGA
Stratix II GX FPGA
Arria^® II FPGA
Cyclone^® IV GX FPGAs
HardCopy^® IV GX ASIC

支持LVDS I/O、集成动态相位对齐(DPA)和软核时钟数据恢复(CDR)模式

Stratix V (E, GX和GT) FPGAs
Stratix IV (E，GX和GT) FPGA
Stratix III FPGA
Arria II FPGA
HardCopy IV (E和GX) ASIC
HardCopy III ASIC

Stratix V GX、Stratix IV （GX和GT)、Stratix II GX、Cyclone IV GX、Arria II 系列和HardCopy IV GX器件中嵌入的收发器全面支持IEEE 802.3 1千兆以太网(GbE)协议物理编码子层(PCS)和物理介质附加(PMA)子层。Stratix V、Stratix IV、Stratix III、HardCopy IV和HardCopy III 器件集成了DPA和软核CDR模式的LVDS I/O (1.25 Gbps)全面支持IEEE 802.3 1000Base-X (1GbE)协议PMA层和SGMII规范。这些集成功能结合Altera的三速(10/100/1000 Mbps)以太网MegaCore^®功能，可以在单个器件中实现完整的协议。

Altera的三速以太网MegaCore功能以及集成PMA和PCS、软核PCS IP成功通过了新罕布什尔州大学通用性实验室(UNH-IOL)针对Stratix II GX和Stratix II FPGA的10/100-Mbps以及1-Gbps以太网MAC和PCS认证测试。

Altera器件不直接连接10Base-T (非屏蔽双绞线上传送10 Mbit)、100Base-T (铜缆上传送100 Mbit)和1000Base-T (铜缆上传送1 Gbit)网络。因此，Altera器件需要外部10/100/1000Base-T标准PHY器件来连接以太网铜缆。

表1简要介绍了全面的千兆以太网解决方案。

表1. 集成了串行接口的全面的千兆以太网解决方案
解决方案	说明
器件	Stratix V FPGA Stratix IV FPGA Stratix III FPGA Stratix II GX FPGA Arria II FPGA Cyclone IV GX FPGA HardCopy IV ASIC HardCopy III ASIC
物理接口	集成PHY提供全面的PMA和PCS支持
千兆以太网IP内核	千兆以太网IP内核
开发板	Stratix IV GX FPGA开发套件 Arria II GX FPGA开发套件 Stratix II GX 版PCI Express开发套件 Arria GX FPGA开发套件 MorethanIP 的10/100/1000 Quad PHY HSMC 子板 SFP HSMC 版 (Terasic Technologies, Inc.的8-port 10/100/1000 Mb Ethernet SFP)
10/100/1000Mb以太网UNH测试报告	请联系您当地的Altera销售代表
千兆以太网特征报告	请联系您当地的Altera销售代表

外部收发器解决方案

某些Altera器件只为千兆以太网提供并行外部接口，因此，它们需要带有MAC/PCS并行接口的外部标准以太网PHY器件。表2列出了只有外部收发器或者PHY器件并行接口的Altera器件的GbE解决方案。对于这些Altera器件和外部PHY器件的连接，在MAC上是通过业界标准GMII或者RGMII接口来实现的，在PCS上是通过TBI接口实现的。

表2. 带有外部串行收发器的千兆以太网解决方案
解决方案	说明
器件	Cyclone IV E FPGA Cyclone III FPGA Cyclone II FPGA Stratix II FPGA HardCopy II ASIC
物理接口	这些器件支持带有GMII或者RGMII接口和外部收发器的千兆以太网MAC端口，或者带有TBI接口的PCS端口。
千兆以太网IP内核	千兆以太网IP内核
开发板	支持带有Marvell PHY的MoreThanIP 10/100/1000以太网PHY子卡的Cyclone II版Nios^® II开发套件和Stratix II 版Nios II开发套件

技术背景

以太网最初定义为通过集线器以及后来的路由器连接线速达到10 Mbps客户PC的LAN技术。经过多年的发展，客户线速提高到100 Mbps (快速以太网)和1 Gbps。随着网络带宽需求的增长以及新应用的出现，多条10/100Mb线路交换汇集到1-Gbit上行链路，后来，多条1-Gbit线路汇集到10-Gbit上行链路。LAN中几乎无处不在的以太网技术带来了显著的规模性经济，降低了包括交换设备在内的元器件成本。

目前，对于以下应用，千兆以太网是高性价比技术方案：

连接多个器件和本地CPU
通过背板或者系统连接多块电路板，进行数据传送。
控制嵌入式系统中线路卡和主机CPU之间的信号传送

图1显示了千兆以太网多端口线路卡，它们使用Altera Stratix III或者Stratix IV FPGA实现多端口MAC前端功能，以及FPGA进行背板互联。这些FPGA包括高性能数据平面使用的三速以太网MegaCore功能，以及主机CPU的控制信号(控制平面)功能。

图1. 数据平面和控制平面应用的千兆以太网MAC

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