RapidIO与串行RapidIO

• Altera^® RapidIO^TM 知识产权(IP)内核
• RapidIO 开发环境 (PCI Express 开发板)
• Stratix IV FPGA
• HardCopy IV ASIC
• Stratix II GX FPGA
• Arria GX FPGA
• Arria II GX FPGA
• Cyclone IV GX FPGA

Serial RapidIO 综合解决方案

Altera 为定制 RapidIO 处理单元、桥接以及交换机提供全面的 FPGA 解决方案。器件和 IP 均支持 x1、 x4 和 8 位并行处理。这些解决方案包括可配置 RapidIO IP 内核以及开发板，利用该方案的以下特性，您能够将精力集中在系统设计的核心功能上。

• 简捷快速地实现协议
• 降低设计风险
• 缩短开发时间

以下Altera^®器件支持全集成Serial RapidIO解决方案：

• Stratix^® IV GX FPGA
• HardCopy^® IV GX ASIC
• Stratix II GX FPGA
• Arria^® II GX FPGA
• Arria GX FPGA
• Cyclone^® IV GX FPGAs

嵌入式收发器支持协议物理层，而传送层和逻辑层在IP中提供支持，因此，可以在一个器件中实现协议。表1简要介绍了Altera器件全面的Serial RapidIO解决方案。

基于Serial RapidIO解决方案的外部收发器

对于成本敏感的大批量应用，Cyclone IV，Cyclone III 和 Cyclone II 器件可以结合使用外部收发器(或者PHY器件)，用于需要高密度和高性能的应用中的有：

• Stratix IV E FPGA
• HardCopy IV E ASIC
• Stratix III FPGA
• HardCopy III ASIC
• Stratix II FPGA
• HardCopy II ASIC

表2列出了采用Altera FPGA的外部PHY解决方案实现RapidIO。

技术背景

RapidIO是一种点对点数据包交换的高性能互联技术，由RapidIO协会制定。RapidIO用于微处理器、数字信号处理(DSP)功能、通信和网络处理器以及嵌入式系统中I/O器件之间的数据和控制信息的传输。图1所示为无线应用中一个典型的子系统。

图1. 无线子系统中的 Serial RapidIO 拓扑结构

采用一个或者多个高速串行通路 (目前定义了1x和4x) 来建立全双工点对点链接，以1.25、2.50或者 3.125 Gbaud 信号速率传输业界标准编码数据，峰值带宽达到20 Gbps 。最初的 RapidIO 规范基于源同步时钟 (或者比特并行时钟和数据) ，而以后的规范采用了串行时钟和数据传输，以降低引脚要求，延长信号传输距离，使Serial RapidIO标准非常适合芯片至芯片、电路板至电路板和背板互联应用。

相关链接

器件

• Stratix IV FPGA
• HardCopy IV ASIC
• Stratix II GX FPGA
• Arria GX FPGA
• Arria II GX FPGA
• Stratix III FPGA
• HardCopy III ASIC
• Stratix II FPGA
• HardCopy II ASIC
• Cyclone IV FPGA
• Cyclone III FPGA
• Cyclone II FPGA

协议标准

• RapidIO行业协会。Tsi620具有Tundra系列RapidIO交换机的所有优点。此外，器件通过一个Stratix III FPGA端口连接至低成本FPGA，该端口通过XGMII物理接口传输RapidIO逻辑和传送层，实现与非串化器/解串器(SERDES) FPGA的连接。