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主页 > 技术中心 > 高速串行I/O > RapidIO 打印此页 订阅电邮新闻 RapidIO与串行RapidIO Altera® RapidIOTM 知识产权(IP)内核 合作伙伴 RapidIO 内核 RapidIO 开发环境 (PCI Express 开发板) Stratix®  II GX FPGA Arria™ GX FPGAs Serial RapidIO 综合解决方案 Altera 为定制 RapidIO 处理单元、桥接以及交换机提供全面的 FPGA 解决方案。器件和 IP 均支持 x1、 x4 和 8 位并行处理。这些解决方案包括可配置 RapidIO IP 内核以及开发板，利用该方案的以下特性，您能够将精力集中在系统设计的核心功能上。 简捷快速地实现协议 降低设计风险 缩短开发时间 Stratix II GX 和Arria GX FPGA 提供全集成 RapidIO 解决方案。嵌入式收发器支持协议的物理层，而 IP 支持传送和逻辑层，这样，可以在单个器件中实现协议。表 1 简要介绍了 Stratix II GX FPGA 完整的 RapidIO 解决方案。 表 1. Stratix II GX FPGA 完整的 RapidIO 解决方案 解决方案 说明 器件 Stratix II GX FPGA 和 Arria GX FPGA (只有1.25 Gbps 和 2.5 Gbps) 物理接口 集成收发器为1.25 Gbps、2.5 Gbps和3.125 Gbps的x1和x4串行协议提供物理层支持 Altera RapidIO IP 内核 RapidIO MegaCore® 功能 合作伙伴 RapidIO 内核 合作伙伴 RapidIO IP 内核 开发板 Stratix II GX 版 PCI Express 开发套件 Arria GX 版 PCI Express 开发套件 特征报告 联系您当地的Altera销售代表 基于Serial RapidIO解决方案的外部收发器 对于成本敏感的大批量应用，Cyclone®  III 和 Cyclone II 器件可以结合使用外部收发器(或者PHY器件)，而高密度Stratix II FPGA或者HardCopy® II 结构化ASIC可以用于需要高密度和高性能的应用中。表2列出了采用Altera FPGA的外部PHY解决方案实现RapidIO。 表 2. RapidIO 的外部 PHY 解决方案 解决方案 说明 器件 Stratix III FPGA 、 Stratix II FPGA 、 HardCopy II 结构化 ASIC 、 Cyclone III FPGA 、 Cyclone II FPGA Altera RapidIO IP 内核 RapidIO MegaCore 功能 合作伙伴电路板 Stratix II FPGA 和 PMC 8358 SERDES 通用基带处理模块 合作伙伴 RapidIO IP 内核 合作伙伴 RapidIO IP 内核 技术背景 RapidIO是一种点对点数据包交换的高性能互联技术，由RapidIO协会制定。RapidIO用于微处理器、数字信号处理(DSP)功能、通信和网络处理器以及嵌入式系统中I/O器件之间的数据和控制信息的传输。图1所示为无线应用中一个典型的子系统。 图1. 无线子系统中的 Serial RapidIO 拓扑结构 采用一个或者多个高速串行通路 (目前定义了1x和4x) 来建立全双工点对点链接，以1.25、2.50或者 3.125 Gbaud 信号速率传输业界标准编码数据，峰值带宽达到20 Gbps 。最初的 RapidIO 规范基于源同步时钟 (或者比特并行时钟和数据) ，而以后的规范采用了串行时钟和数据传输，以降低引脚要求，延长信号传输距离，使Serial RapidIO标准非常适合芯片至芯片、电路板至电路板和背板互联应用。 相关链接 器件 Stratix III FPGA Arria GX FPGA Stratix II GX FPGA Stratix II FPGA Cyclone III FPGA Cyclone II FPGA HardCopy II 结构化 ASIC 合作伙伴和发布声明 Tsi568A Serial RapidIO Switch Now Sampling， Tundra， 2005年3月17号 ——实现了系统、电路板和产品之间可靠的连接，含有Stratix GX FPGA的Altera Serial RapidIO MegaCore 以及 Freescale PowerQUICC III (MPC8548)。 协议标准 RapidIO协会主页 给本页评分

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