采用Altera的Stratix® III器件，您能够借助其LVDS I/O轻松实现串行千兆位介质无关接口(SGMII)连接。Stratix III FPGAs的内置串化器/解串器(SERDES)电路支持高速LVDS接口，数据速率高达1.25 Gbps。SERDES电路经过配置，可以支持SGMII接口源同步和异步串行数据通信。
SGMII 应用
一个典型的芯片至芯片SGMII系统可以使用16到48个全双工SGMII链接。Stratix III FPGA之所以能够实现多路全双工通道，是因为其容量最大的器件可以提供132个LVDS发送器和接收器。对于SGMII链接数量较多的应用，Stratix III LVDS I/O是首选解决方案，它提供低功耗差分信令功能。
图1. 采用Stratix III FPGA和PHY器件的SGMII 连接
注释：
- PHY器件的实例是Marvell 88E1112S、88E1240 和 Broadcom BCM5461S、8012S
Stratix III FPGA 还可以提供千兆以太网小外形封装可插拔 (SFP) 光或者铜模块端口、主处理器以及线路卡上背板驱动器之间的连接。 Stratix III 器件还支持典型线路卡上其他器件的多种接口。
图2. 采用Stratix III FPGA和SFP模块的SGMII 连接
Stratix III SGMII 特性
Stratix III FPGA 系列支持三种接收器数据通路模式： DPA ( 动态相位对齐 ) 模式、非 DPA 模式和软核 CDR 模式。对于 SGMII 接口，在接收数据通路上可以使用软核 CDR 模式和 DPA 模式 ( 源同步模式 ) 实现数据通信。
异步系统中的软核CDR模式 ——在这些系统中，上游发送器数据通道并没有送出源同步时钟。发送器和接收器使用来自两个不同源的参考时钟。
同步系统中的软核CDR模式 ——发送器和接收器使用来自同一源的参考时钟。
源同步模式 ——在这些系统中，数据通道发送一个源同步时钟。接收节点使用该源同步时钟来恢复接收到的数据。
Stratix III LVDS 发送器具有可编程输出电压设置、输出共模范围以及预加重设置。在接收侧， Stratix III FPGA 可以采用多种输入电压振幅和输入共模进行工作。
三速以太网MegaCore
Altera 通过 Stratix III FPGA 为以太网应用提供完整的创新定制逻辑解决方案，使用了三速以太网 (TSE) MegaCore® 功能实现物理介质附加、物理编码子层和介质访问控制。 TSE MegaCore 功能采用 Stratix III FPGA 中配置为软核 CDR 的 LVDS 硬核宏。请联系您的 Altera 销售代表，了解 TSE MegaCore 的详细信息。
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