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Stratix IV FPGA外部存储器资源

Stratix® IV FPGA I/O结构基于成功的Stratix III FPGA I/O结构,继承了其成熟的高性能体系结构。出于这一原因,下面的Stratix III参考文档也可以直接应用于Stratix IV FPGA。I/O结构本身适用于和现有以及新兴外部存储器标准的连接(请参考表1)。

1. Stratix IV FPGA 外部存储器接口最大时钟速率支持
存储器类型 最大数据速率 ( 每引脚 ) 最大时钟频率
DDR3 SDRAM 1,067 Mbps 533 MHz
DDR2 SDRAM 800 Mbps 400 MHz
DDR SDRAM 400 Mbps 200 MHz
RLDRAM II 800 Mbps 400 MHz
QDRII+ SRAM 1,400 Mbps 350 MHz
QDRII SRAM 1,400 Mbps 350 MHz

表 2 列出了在 Stratix IV FPGA 上构建外部存储器接口需要的资源和技术资料。

2. Stratix IV FPGA 外部存储器资源
资料 说明 注释(1)
入门

AN 435 :在 Stratix III 器件中实现 DDR 和 DDR2 SDRAM 接口设计指南 (PDF)

介绍 Stratix III 器件的典型 DDR 和 DDR2 SDRAM 存储器接口设计流程。还提供每一设计步骤相关资料的链接。

A

AN 436 :在 Stratix III 器件中实现 DDR3 SDRAM 接口设计指 南 (PDF)

介绍 Stratix III FPGA 的典型 DDR3 SDRAM 存储器接口设计流程。还提供每一设计步骤相关资料的链接。

A
器件选择

为您的系统选择合适的高速存储器技术 (PDF)

介绍怎样为您的应用选择合适的存储器。

A/L

DDR 和 DDR2 SDRAM 控制器编译器的效率 (PDF)

解释带宽、效率和读操作延时等术语。

A/L

Stratix III Devices 的外部存储器接口 (PDF)

介绍 Stratix III 器件接口,例如 DDR 存储器接口引脚、 DQS 相移电路和 DDR 寄存器等。

A
IP/ 宏功能用户指南

DDR/DDR2 SDRAM 高性能控制器用户指南 (PDF)

介绍控制器接口以及使用 MegaWizard ® 插件管理器和 ALTMEMPHY 的设计流程。

A

ALTMEMPHY 宏功能用户指南 (PDF)

介绍 ALTMEMPHY 宏功能,以及怎样实现与 Altera DDR 和 DDR2 SDRAM 高性能控制器和第三方控制器的接口。

A

IP MegaStore TM 网页

该网页链接了 Altera 及其合作伙伴提供的各种知识产权 (IP) 内核。您还可以利用该网页搜索您感兴趣的 IP 。

A/L
时序分析

AN 438 : Stratix III 器件外部存储器接口时序约束和分析 (PDF)

介绍 Stratix III 设计中 ALTMEMPHY 宏功能使用的各种时序相关通路、约束及其分析。

A

TimeQuest 时序分析器 (PDF)

学习 TimeQuest 时序分析器的特性,以及怎样利用 SDC 命令来对设计进行约束。

A/L

TimeQuest 资源

提供 TimeQuest 时序分析器详细的资源和链接。

A/L
模型和电路板设计指南

AN 444 :双 DIMM DDR2 SDRAM 存储器接口设计指南 (PDF)

开发双 DIMM DDR2 SDRAM 存储器接口的设计指南。

A/L

电路板设计指南解决方案中心

该网页提供 Altera ® 器件电路板设计的相关资源。

A/L

HSPICE 模型

该网页列出了 Altera 器件的所有 HSPICE 模型。

A/L

IBIS 模型

该网页列出了 Altera 器件的所有 IBIS 模型。

A/L

注释:

  • L = 已有内核。 DDR 和 DDR2 SDRAM 控制器 MegaCore® 功能
    ( 集成静态数据通路和控制器解决方案 )
  • A = 通过 ALTMEMPHY 宏功能实现的新的自动 PHY 解决方案

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