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主页 > 技术中心 > 外部存储器 > DDR2 SDRAM 打印此页 发送此页 存储器解决方案中心：DDR2 SDRAM Altera新的自校准altmemphy PHY接口宏功能支持高达400-MHz (800 Mbps)的DDR2 SDRAM。altmemphy能够对工艺偏差等问题进行校准 (参见表1和表2)。 表1.支持DDR2 SDRAM高性能控制器的altmemphy宏功能 (带有独立控制器的新Auto-PHY) 数据速率 (Mbps) 频率 (MHz) 支持的 FPGAs 800 (1) 400 (1) Stratix®III 667 333 Stratix III, Stratix II, Stratix II GX 400 200 Stratix III, Stratix II, Stratix II GX, Cyclone® III 333 167 Stratix III, Stratix II, Stratix II GX, Cyclone III 200 100 Stratix III, Stratix II, Stratix II GX, Cyclone III 注释: 还未确定的特征数据 表2. DDR2 SDRAM控制器MegaCore功能 (已有的集成静态数据通路和控制器) 数据速率 (Mbps) 频率 (MHz) 支持的 FPGAs 533 267 Stratix II, Stratix II GX 400 200 Stratix II, Stratix II GX 333 167 Stratix II, Stratix II GX, HardCopy II, Cyclone II 200 100 Stratix II, Stratix II GX, HardCopy II, Cyclone II 选择合适的内核 关于什么时候应该使用新的 altmemphy 宏功能和控制器，还是使用已有静态时序 PHY 和控制器知识产权 (IP) 内核的详细信息，请参考 Stratix II 器件的外部存储器接口选择(PDF)。 altmemphy 宏功能的详细信息 Altera 开发了能够动态自校准的数据通路 altmemphy 宏功能，它消除了工艺偏差问题，补偿电压和温度变化，从而实现了 400MHz 的 DDR2 性能。 altmemphy 宏功能充分利用了 Stratix II 、 Stratix II GX 、 Stratix III 和 Cyclone III 器件 I/O 结构以及可重新配置的锁相环 (PLL) 。它使用训练模式和校准功能来消除 FPGA 和存储器中的工艺偏差问题。此外，在工作期间，它利用跟踪机制来跟踪并补偿 FPGA 内部的电压或者温度变化，而且不会中断数据传输。 PHY ( altmemphy ) 和相关的控制器 (DDR2 SDRAM 高性能控制器 ) 是两种不同的产品。传统的 DDR2 SDRAM 控制器 MegaCore® 功能是一种集成 PHY 和控制器解决方案。新产品之所以将 PHY 接口和控制器分开，是为了方便客户和第三方知识产权 (IP) 供应商在利用 Altera® PHY 接口的基础上，设计自己的专用控制器。 PHY ( altmemphy ) 既含有硬件功能也有软核逻辑，主要用于保证 FPGA 和存储器之间数据的安全传输，包括不同时钟域之间的交叉连接等。存储控制器 IP 是全同步逻辑，在应用域和存储域之间完成转换功能，处理逐周期时序问题。 相关链接 Stratix III 存储器资源 Stratix II/GX 存储器资源 Cyclone III 存储器资源 Cyclone II 存储器资源 给本页评分   相关链接 Memory Solution Center Memory Interface Design Online Demonstration Memory Controller IP Megastore     注册索取最新邮件通知

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