存储器解决方案中心——DDR3 SDRAM

在工艺、电压和温度变化时，为能够支持533-MHz DDR3，Altera开发了动态自校准 PHY 宏功能，称为 altmemphy 。

如图1所示，altmemphy数据通路宏功能充分利用了Stratix^® IV，Stratix III FPGA和HardCopy^® IV，HardCopy III ASIC中的DDR3优化I/O结构，它包括读写调平功能、DQ去斜移I/O延时等，并使用了可配置锁相环(PLL)来补偿电压和温度变化。在Arria^® II GX FPGA中,存在于ALTMEMPHY里的这些特点, 提供了成本优化，全功能存储器接口解决方案。启动时，altmemphy通过训练模式来校准、消除Altera^® 器件和存储器件中的工艺偏差。在工作期间，跟踪机制跟踪并补偿 Altera 器件的电压和温度变化，并且不会中断数据传输。

图1. 针对DDR3 SDRAM优化的动态自校准PHY宏功能

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Altera 还进一步将物理接口和控制器分成两种产品。这样，客户和第三方知识产权 (IP) 供应商在利用 Altera^® 物理接口的基础上，能够设计自己的专用控制器。

Altera 物理接口既含有硬件功能也有软核逻辑，主要用于保证 FPGA 和存储器之间的数据传输，包括不同时钟域之间的交叉连接等。存储控制器 IP 是全同步逻辑，在应用域和存储域之间完成转换功能，处理逐周期时序问题。

查看Arria II GX, Stratix III, and Stratix IV外部存储器资源中心获得应用笔记, 时序逼近工具, 设计指导方针以及更多信息.