Altera开发了能够动态自校准的数据通路宏功能altmemphy，它消除了工艺偏差问题，补偿电压和温度变化，从而获得了更大的余量(参见表1和表2)。
表1. altmemphy宏功能和DDR SDRAM高性能控制器 (带有独立控制器新的自动 PHY) |
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数据速率 (Mbps) |
频率 (MHz) |
支持的FPGA |
400 |
200 |
Stratix® IV, Stratix III, Stratix II, Stratix II GX, |
表2. DDR SDRAM控制器MegaCore功能 |
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数据速率 (Mbps) |
频率 (MHz) |
支持的FPGA |
400 |
200 |
Stratix II, Stratix II GX, Stratix, HardCopy II, Cyclone II, Cyclone |
选择合适的内核
关于什么时候使用新的altmemphy宏功能和控制器以及原有静态时序组合PHY和控制器知识产权(IP)内核的详细信息，请参考Stratix II 器件的外部存储器接口选择 (PDF)。
Altmemphy宏功能的详细信息
altmemphy宏功能充分利用了Stratix IV, Stratix III, Stratix II, Stratix II GX, Arria II GX, Arria GX, Cyclone IV和Cyclone III 器件I/O结构以及可重新配置的锁相环 (PLL)。它使用训练模式和校准功能来消除FPGA和存储器中的工艺偏差问题。此外，在工作期间，它利用跟踪机制来跟踪并补偿 FPGA 内部的电压或者温度变化，而且不会中断数据传输。
PHY(altmemphy)和相关的控制器 (DDR SDRAM高性能控制器 ) 是两种不同的产品。传统的DDR SDRAM控制器 MegaCore® 功能是一种集成的 PHY 和控制器解决方案。之所以将新产品的 PHY接口和控制器分开，是为了使用户和第三方知识产权(IP)供应商在利用Altera® PHY接口的基础上，设计自己的专用控制器。
PHY接口(altmemphy)既含有硬件功能也有软核逻辑，主要用于保证FPGA和存储器之间的数据传输，包括不同时钟域之间的交叉连接等。存储控制器IP是全同步逻辑，在应用域和存储域之间完成转换功能，处理逐周期时序问题。
