Stratix III器件信号和电源完整性
Stratix® III 65nm FPGA具有同类最佳的信号完整性，降低了系统失败的风险，简化了设计过程，提高了设计性能和灵活性。细致的研究和投入进一步改进了Stratix III FPGA的管芯和封装，实现了优异的信号和电源完整性。表1列出了Stratix III在信号完整性上的改进措施。
| 表 1. Stratix III FPGA 在信号完整性上的改进 |
| 改进措施 |
优点 |
8:1:1 用户 I/O 、地和电源比 |
为每一 I/O 提供低阻抗回路，降低了环路电感和噪声。 |
最佳管芯和封装级信号回路 |
低阻抗回路降低了环路电感和噪声。 |
可调摆率控制 |
控制信号边沿速率，降低噪声。 |
交差输出延迟控制 |
错开同时开关输出 (SSO) 切换时间，以降低同时开关噪声 (SSN) 。 |
动态片内匹配 |
动态控制片内匹配，实现合适的线路终端和阻抗匹配，有助于防止传输线反射。不需要外部匹配电阻，从而降低了系统成本，简化了印刷电路板 (PCB) 设计。 |
封装和管芯去耦合 |
提供高频去耦，抑制电源噪声。减少了外部 PCB 去耦电容的数量，从而降低了系统成本，简化了 PCB 设计。 |
LVDS 缓冲增强 |
可编程预加重和可编程电压输出差动 (VOD) 功能，补偿信号衰减。 |
8:1:1 用户I/O、地和电源比
这一新的 Stratix III FPGA 封装设计 ( 参见图 1) 不但降低了噪声，而且具有最佳的用户 I/O 引脚数量。新的封装引出方式为每一 I/O 提供低阻抗回路，从而降低了 V CC 下陷和地反弹。
图 1. Stratix III 封装引脚
最佳管芯和封装级信号回路
除了新的封装引脚方式以外， Stratix III FPGA 还在管芯和封装级进行了改进。 Stratix III FPGA 管芯上大量的分布式地焊块增强了信号回路，降低了 I/O 引脚之间的交叉串扰。
- 所有走线以可靠连续的多层平面为参考
- 封装内更多的地参考焊盘
- 电源 / 地焊球分布更合理
- 封装焊球至平面更多的焊盘
- 总体上更好的回路和更好的 PDN 设计
可调摆率控制
Stratix III FPGA 支持可调摆率控制，您可以调整信号边沿速率，实现更好的信号完整性 。您可以采用 四种不同的设置来控制噪声和上冲，达到要求的 I/O 标准。这种灵活性使您能够更好地控制设计，优化系统性能，获得优异的信号完整性。
交差输出延迟控制
交差输出延迟控制特性降低了 SSN ，同时提高了性能。这一特性延迟某些 SSO 边沿，降低同时开关的信号数量，隔开输出开关时间，从而降低了 SSN 。此外，您 利用这一特性还可以调整信号占空比以及由电路板走线失配造成的斜移补偿，简化了系统和 PCB 设计。
动态片内匹配
Stratix III FPGA 在所有 I/O 引脚上支持高级动态片内匹配 (OCT) 技术， 不需要外部匹配电阻， 进一步提高了信号完整性。这一技术降低了系统成本，简化了 PCB 设计。
单端匹配采用新的动态OCT可以动态改动终端匹配，这对于双向接口 ( 例如， DDR 存储器接口，可以根据 所在读写周期来动态修改 Stratix III FPGA 的 OCT 方案) 非常有用。 Stratix III FPGA 还为高速接口提供片内差分匹配。
所有 Stratix III FPGA I/O 引脚均内置了数字自动校准增强电路， 提供精确的阻抗控制，对由于温度和电压波动导致的阻抗变化进行补偿，从而准确地进行终端匹配，并且能够重复实现，具有可预测性。
封装和管芯去耦合
嵌入式封装和管芯去耦电容可实现外部 PCB 去耦电容和电压稳压模块无法支持的高频去耦功能。这些低感抗电容抑制了电源噪声，可实现优异的信号完整性。
这些去耦电容减少了外部 PCB 去耦电容的数量，节省了宝贵的电路板空间，降低了成本，大大简化了 PCB 设计。
LVDS 缓冲增强
新的 Stratix III FPGA LVDS I/O 缓冲增强功能提供可编程预加重和可编程 VOD 特性，满足了长、短走线的高速信号要求，降低了信号衰减。
可编程预加重功能提升高频信号分量，对高频衰减进行补偿。可以采取四种不同的设置对各种走线长度、传输线特性和电源进行调整和补偿，使您能够针对不同情形来优化预加重级别。请参见图2和图3。
图 2. 40 英寸背板上信号没有预加重的例子
图 3. 40 英寸背板上信号经过预加重的例子
可编程 VOD 设置使您能够调整输出眼图高度，优化走线长度和功耗。较大的 VOD 摆动增大了接收端的电压余量，而较低的 VOD 摆动降低了功耗。
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