Cyclone III FPGAs— 为低功耗而优化

Altera Cyclone® III FPGA针对低功耗进行了优化,帮助您管理散热,降低甚至消除系统散热成本,延长手持式应用的电池使用时间。Cyclone III 和Cyclone III LS是具有200K逻辑单元(LE)而静态功耗不到0.25瓦的首款FPGA。

了解Altera在低功耗Cyclone III FPGA上的投入:

Cyclone III 的功耗

如果不采取措施来降低功耗,65-nm半导体工艺的静态功耗会显著增加。亚微米工艺的静态功耗之所以增加,主要原因在于泄漏电流的增大,包括 65-nm 工艺较薄的逻辑门氧化层之间的隧道电流,以及亚阈值泄漏 (沟道至源极和漏极至源极电流) 等。Altera采取了重要措施来降低 Cyclone III 的静态功耗,在下面的“芯片和体系结构优化”一节中进行阐述。

图 1 所示为 Cyclone III 器件在 85°C 时的静态功耗。容量最小的Cyclone III 器件- EP3C5 器件在85°C 时静态功耗只有50mW,容量最大的Cyclone III 器件-EP3CLS200器件在 85°C 时静态功耗只有 238mW 。

图 1. Cyclone III FPGA的典型静态功耗

Figure 1. Typical Static Power Consumption of Cyclone III FPGAs

低功耗的优势

降低可编程逻辑器件的功耗对大量的应用有明显的好处,这些应用包括:

  • 便携式或者手持式电池供电的设备
  • 空间受限以及其他散热困难的环境
  • 价格敏感的应用,采用制冷系统成本较高

Cyclone III 系列充分展示了 Altera 在低功耗 FPGA 上的领先优势。结合最全面的体系结构和芯片增强技术,以及最新的半导体工艺技术和为客户提供的完整的功耗管理工具, Altera 的努力得到了回报——与 90nm Cyclone II FPGA 相比,功耗降低了 50 %,在所有可比较的 FPGA 中,其功耗是最低的。

芯片和体系结构优化

Cyclone III FPGA 采用台湾半导体生产公司 (TSMC) 的 65-nm 低功耗 (LP) 工艺技术生产,其他的主要半导体生产商也在小型器件中采用了该技术。高级工艺以及体系结构优化技术降低了工艺尺寸,减小了动态和静态功耗,与 90nm Cyclone II 器件相比, Cyclone III 器件的总功耗降低了 60%。 Altera 在 Cyclone III 器件上采用的工艺和体系结构改进技术包括使用低 K 绝缘、可变沟道长度和氧化层厚度,以及多晶体管阈值电压等。关于这些改进技术的详细信息,请参考交付世界上的首款低成本 65-nm FPGA

精确的功耗估算和分析

从设计构思到产品实现, Altera 采用最精确和最全面的功耗管理设计工具,支持功耗估算和分析。 Altera 重视功耗分析的精确性,是唯一能够利用工具包在低成本系列中进行 85°C 和最差情况下芯片功耗估算的可编程逻辑供应商。 Altera 提供以下功耗估算和分析资源:

设计人员可以在设计构思阶段使用 PowerPlay 早期功耗估算器 (EPE) ,在设计实现阶段使用 PowerPlay 功耗分析器。 PowerPlay EPE 是基于表单的分析工具,根据器件和封装选项、工作条件以及器件占用情况进行早期功耗分析。

PowerPlay 功耗分析器不仅仅是非常详细的功耗分析工具,它采用实际的设计布局布线和逻辑配置,以及仿真波形来精确地估算动态功耗。总体上,功耗分析器利用正确的设计信息,精度一般能达到 ±10%。 Quartus II PowerPlay 功耗模型与实际的芯片测量模型非常接近。 Altera 使用 5,000 多种不同的测试配置来测量 Cyclone 系列各个元件的功耗。每一配置重点关注测量 FPGA 在特殊配置下的某个电路组成。

Quartus II 功耗优化

详细的设计实施能够提高性能,减小尺寸,降低功耗。以前,通过布局布线设计流程,在寄存器传送级 (RTL) 自动对性能和尺寸进行平衡。 Altera 在设计流程中考虑功耗优化方面处于领先地位。 Quartus II PowerPlay 优化工具自动利用 Cyclone III 的体系结构来进一步降低功耗,与 Cyclone II 器件相比,功耗降低了25%。另外,Cyclone III FPGA 结合了芯片和体系结构优化技术,与 90nm Cyclone II FPGA 相比,最终降低了50%的功耗。

Quartus II 软件许多自动功耗优化措施对设计人员而言都是透明的,提供 FPGA 体系结构详细的占用情况来帮助降低功耗,包括:

  • 变换主要功能模块
  • 映射用户 RAM ,降低其功耗。
  • 重构逻辑以降低动态功耗
  • 正确选择逻辑输入,减小高触发网络的电容。
  • 降低内核逻辑的面积和连线要求,以减小布线的动态功耗。
  • 修改布局以降低时钟功耗