分段式 PLL

分段式锁相环 (fPLL) 提供前一代 Altera® PLL 的所有功能。包括 Stratix® V、Arria® V 和 Cyclone® V FPGA 在内的 Altera 28-nm 器件含有 fPLL 。新功能如表 1 所示。

表 1: fPLL 具有的新功能

精确的分段式频率合成功能

28-nm 器件的一项主要创新是将 fPLL 集成到器件体系结构中。所有通用 PLL 以 fPLL 的方式实现,具有高级分段式频率合成以及标准 M/N 乘法功能。取决于器件密度,32 个 fPLL 可以用于一般应用。图 1 所示为 fPLL 结构图。

图 1:Delta-Sigma 分段式 fPLL

实现 fPLL 时,打开 delta-sigma 调制器。这样,反馈 M 分频器处理分段值,进行精确的频率合成。用作标准 M/N PLL 时,M 和 N 都是整数,禁用 delta-sigma 调制器。

替代压控晶体振荡器

光传送网 (OTN) 复用转发器 (波长转换器) 应用通常需要昂贵的 VCXO,从汇集数据流嵌入的信息中合成各种客户侧频率。fPLL 设计用于替代这些 VCXO,实现高性价比集成解决方案。如图 2 所示,汇集数据流中的客户侧频率信息用于控制 fPLL 中的 delta-sigma 调制器,对所需要的客户侧线路频率进行精确的合成。

图 2:在 OTM 多路复用器转发器中使用 Delta-Sigma fPLL (Stratix V)

替代参考时钟振荡器

含有串行通信协议的系统在串行链路两端都需要精确的参考时钟源。通常使用电路板上的多个晶体振荡器来生成这些参考时钟。在 28-nm FPGA 中,fPLL 的精确频率合成功能用于替代这些参考时钟振荡器。图 3 所示的 Stratix V 的应用中,一个频率参考 (OSC) 以及合成所需参考时钟频率的多个片内 fPLL 可以替代几个电路板级频率参考 (OSC_1 到 OSC_n) 。

图 3:使用 Delta-Sigma fPLL 合成精确的参考时钟

收发器发送 PLL

对于 3.75 Gbps 的数据速率,fPLL 可以直接用作收发器发送 PLL 。这增加了每一器件中的发送 PLL 总数。数据速率高于 3.75 Gbps 时,fPLL 可以用于合成参考时钟,通过 PLL 级联,应用到高速发送 PLL 中。