英特尔®Stratix®10 FPGA 和系统芯片在性能、功耗、密度和系统集成方面具有业界无与伦比的显著优势。Stratix 10 设备采用了革命性的英特尔HyperFlex FPGA 架构和英特尔 14 纳米三栅极制造工艺,与上一代的高性能 FPGA 相比,内核性能提高一倍,同时功耗降低 70%。

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Stratix 10 FPGA 和系统芯片集成突破包括:

这些无与伦比的功能使得 Stratix 10 设备具有独一无二的优势,能够解决几乎所有终端市场中的下一代高性能系统设计挑战,包括有线和无线通信、计算、存储、军事、广播、医疗以及测试与测量等。

Stratix 10视频

28G 收发器

在本视频中,我们将可以了解 Stratix 10 FPGA 独特的收发器架构。H-Tile 收发器通过英特尔的 EMIB 技术进行连接,工作时的背板性能为 28 Gbps。

HyperFlex 架构

Stratix 10 设备中的英特尔® HyperFlex™ FPGA 架构可实现两倍的最高频率性能*。这一视频对原始设计和超优化设计进行了横向对比。

 

PCIe Gen3 DMA 到 DDR4

Stratix 10 设备包括 PCIe 和内存控制器硬 IP 块。与 Avalon 内存映射 + 直接内存访问功能结合使用时,可打造高性能的参考设计。

概览表

Stratix 10 GX/SX产品概述表

Stratix 10 TX产品概述表

Stratix 10 MX产品概述表

Stratix 10 产品家族系列

产品系列 描述
Stratix 10 GX FPGA

Stratix 10 GX FPGA 专为满足高吞吐量系统的高性能要求而设计,可提供高达 10 万亿次的浮点性能,其收发器在芯片模块应用、芯片到芯片应用和背板应用中可支持高达 28.3 Gbps 的速度

Stratix 10 SX 系统芯片

Stratix 10 SX 系统芯片采用硬处理器系统,除具备 Stratix 10 GX 设备的所有功能之外,支持各种密度的 64 位四核 ARM Cortex-A53 处理器。

Stratix 10 TX FPGA

Stratix 10 TX FPGA 将 H-tile 收发器和 E-tile 收发器相结合,提供了业内最先进的收发器功能。E-tile 收发器提供双模收发器功能,允许单个收发器信道在 PAM-4 模式下以最高 56 Gbps 的速度运行,在 NRZ 模式下以最高 30 Gbps 的速度运行。Stratix 10 TX FPGA 还支持 Stratix GX 和 SX 产品系列的其他突破性创新。

Stratix 10 MX FPGA Stratix 10 MX FPGA 在一个封装中将 Stratix 10 FPGA 和系统芯片的可编程性和灵活性与 3D 堆叠高带宽内存 2 (HBM2) 融合在一起。Stratix 10 MX FPGA  支持 H-tile 收发器和 E-tile 收发器。

Stratix 10 GX/SX 设备产品家族表

 


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部件号参考

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1SX085

1SG110

1SX110

1SG165

1SX165  

1SG210

1SX210

1SG250

1SX250

1SG280

1SX280

1SG450

1SX450

1SG550 

1SX550

Stratix 10 产品线

GX 400

SX 400  

GX 650

SX 650

GX 850

SX 850

GX 1100

SX 1100

GX 1650

SX 1650  

GX 2100

SX 2100

GX 2500

SX 2500

GX 2800

SX 2800

GX 4500

SX 4500  

GX 5500

SX 5500

同等 
LE1
378,000 612,000 841,000 1,092,000 1,624,000 2,005,000 2,422,000 2,753,000 4,463,000 5,510,000

自适应逻辑

128,160 207,360 284,960 370,080 550,540 679,680 821,150 933,120 1,512,820 1,867,680
模块 
(ALM)
512,640 829,440 1,139,840 1,480,320 2,202,160 2,718,720 3,284,600 3,732,480 6,051,280 7,470,720
来自 HyperFlex FPGA 架构的超级寄存器 Millions of Hyper-Registers distributed throughout the monolithic FPGA fabric
可编程时钟树可合成 Hundreds of synthesizable clock trees

最大收发器数量

24 48 48 48 96 96 96 96 24 24

GXT 全双工

收发器数量 (30 Gbps)

16 32 32 32 64 64 64 64 16 16

GX 全双工

收发器数量 (17.4 Gbps)

8 16 16 16 32 32 32 32 8 8
M20K 内存块 1,537 2,489 3,477 4,401 5,851 6,501 9,963 11,721 7,033 7,033
M20K 内存 
(Mb)
30 49 68 86 114 127 195 229 137 137
MLAB 内存 
(Mb)
2 3 4 6 8 11 13 15 23 29

可变精度

数字信号处理模块

648 1,152 2,016 2,520 3,145 3,744 5,011 5,760 1,980 1,980
18 x 19 乘法器 1,296 2,304 4,032 5,040 6,290 7,488 10,022 11,520 3,960 3,960
定点性能 (TMACS)2 2.6 4.6 8.1 10.1 12.6 15.0 20.0 23.0 7.9 7.9
单精度浮点 (TFLOPS)3 1.0 1.8 3.2 4.0 5.0 6.0 8.0 9.2 3.2 3.2
最大用户 I/O 引脚 392 400 736 736 704 704 1,160 1,160 1,640 1,640
PCI Express* 
(PCIe*) 硬化知识产权 (IP) 
模块(最多 Gen3)
1 2 2 2 4 4 4 4 1 1

安全设备管理器
AES-256/SHA-256 比特流加密/认证、物理不可克隆功能  (PUF)、ECDSA 256/384 引导码认证、侧信道攻击保护
硬处理器系统4 四核 64 位 ARM Cortex-A53,主频高达 1.5 GHz,配有 32 KB I/D 高速缓存、NEON* 协处理器、1 MB 二级高速缓存、直接内存访问 (DMA)、系统内存管理单元、高速缓存一致性单元、硬内存控制器、USB 2.0 x2、1G EMAC x3、UART x2、SPI x4、I2C x5、通用定时器 x7、监视时钟 x4
Notes:

1. LE 计数在比较英特尔设备时有效,与竞争的 FPGA 产品相比相对保守。
2. 定点性能假设使用了 pre-adder。
3. 浮点性能为符合 IEEE 754 标准的单精度性能。
4. 四核 ARM Cortex-A53 硬处理器系统仅适用于 Stratix 10 SX 系统芯片。

Stratix 10 GX/SX 封装选项和 I/O 引脚

下载 PDF 封装表1,2
部件号参考

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1SG110

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1SG165

1SX165

1SG210

1SX210

1SG250

1SX250

1SG280

1SX280

1SG450

1SX450

1SG550

1SX550

Stratix 10 产品线

GX 400

SX 400

GX 650

SX 650

GX 850

SX 850

GX 1100

SX 1100

GX 1650

SX 1650

GX 2100

SX 2100

GX 2500

SX 2500

GX 2800

SX 2800

GX 4500

SX 4500

GX 5500

SX 5500

F1152 引脚

35 毫米 x 35 毫米

1.0 毫米间距

392, 8,

192, 24

392, 8,

192, 24

- - - - - - - -

F1760C 引脚

42.5 毫米 x 42.5 毫米,

1.0 毫米间距

-

400, 16,

192, 48

-

-

-

-

-

-

- -

F1760A 引脚

42.5 毫米 x 42.5 毫米,

1.0 毫米间距

- -

688, 16,

336, 48

688, 16,

336, 48

688, 16,

336, 48

688, 16,

336, 48

688, 16,

336, 48

688, 16,

336, 48

- -

F2112 引脚

47.5 毫米 x 47.5 毫米,

1.0 毫米间距

- -

736, 16,

360, 48

736, 16,

360, 48

-

-

-

-

- -

F2397 引脚

50 毫米 x 50 毫米,

1.0 毫米间距

- - - -

704, 32,

336, 96

704, 32,

336, 96

704, 32,

336, 96

704, 32,

336, 96

- -

F2597 引脚

55 毫米 x 55 毫米,

1.0 毫米间距

- - - - - -

1160,8,

576,24

1160,8,

576, 24

1640, 8,

816, 24

1640, 8,

816, 24

Notes:

1. 每个封装的引脚子集用于高电压 3.0 V 和 2.5 V 接口。
2. 特定设备支持从 Arria® 10 设备产品家族到 Stratix 10 设备产品家族的引脚迁移请联系我们了解更多信息。
3.所有数据均为初步数据,可能会发生变化,恕不另行通知。

下载 Stratix 10 设备产品家族表 (PDF),查看  Stratix 10 FPGA 和带垂直迁移支持的系统芯片产品家族封装计划。

Stratix 10 FPGA 和系统芯片优势

业界最高性能的 FPGA 和系统芯片助您实现性能突破

突破带宽障碍

  • 收发器 tile(L-tile、H-tile 和 E-tile),最高数据速率为 56 Gbps,比上一代 FPGA 的带宽高 7 倍
    • 双模收发器 (E-tile) 最高支持 56 Gbps PAM-4 和 30 Gbps NRZ
    • 单个封装中最多 144 个全双工收发器
  • 在串行内存中可实现超过 2.5 Tbps 的带宽,支持Hybrid Memory Cube
  • 在并行内存接口中可实现超过 2.3 Tbps 的带宽,支持速率为 2,666 Mbps 的 DDR4


降低运营成本

  • Stratix 10 设备利用英特尔的领先制程技术,可为您提供最高能效
    • 比上一代高端 FPGA 和系统芯片的功耗低 70%
    • 每秒/瓦浮点运算次数 (GFLOPS) 高达 80 GB 的单精度浮点能效
  • 四核 ARM Cortex-A53 处理器,针对每瓦性能进行了优化

实现最高的系统集成水平

  • 最大的单片 FPGA 设备,配有 550 万个 LE
  • 异构 3D SiP 解决方案,包括收发器和其他高级组件
  • 64 位四核 ARM Cortex-A53,支持硬件虚拟化、系统管理和监控功能以及加速预处理等。

获得最全面的高性能 FPGA 安全功能

  • 集成式SDM,可灵活地更新配置代码
  • 多重身份认证
  • 物理不可克隆功能 (PUF)

缩短上市时间

  • 利用 Arria 10 设备开始开发,然后迁移到封装兼容的 Stratix 10 设备
  • 补充的 Enpirion PowerSoCs 提供了经验证的完整电源解决方案,可帮助 Stratix 10 FPGA 和系统芯片提高性能和可靠性,降低系统功耗和占地面积,并加快上市时间。

优化的 FPGA 和系统芯片设计软件助您提高设计人员的工作效率

 

*对比基于 Stratix V 与 Stratix 10,使用 Quartus Prime Pro 16.1 Early Beta。我们使用由超重定时、超流水线和超优化组成的 3 步式优化流程对 Stratix V 设计进行了优化,以便在核心架构中利用分布式寄存器的 Stratix 10 架构增强功能。设计使用 Quartus Prime Pro 快进编译性能探索工具进行了分析。如欲了解更多详情,请参见 HyperFlex FPGA 架构概述白皮书:https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf。用户的实际性能根据设计优化水平的不同而有所差异。性能测试中使用的软件和工作负荷可能仅在英特尔微处理器上进行了性能优化。诸如SYSmark和MobileMark等测试均系基于特定计算机系统、硬件、软件、操作系统及功能。上述任何要素的变动都有可能导致测试结果的变化。请参考其他信息及性能测试(包括结合其他产品使用时的运行性能)以对目标产品进行全面评估。如欲了解有关性能及性能指标评测结果的更完整信息,请访问http://www.intel.com/content/www/cn/zh/benchmarks/benchmark.html