PCI Express 协议

图1. PCI Express 结构图

英特尔®Arria®10设备上的PCI Express * IP性能演示

一级信号点击IP调试功能

英特尔Quartus®Prime软件中的按键硬件设计实例

在 Arria® 10 上演示同类最佳的 PCI Express IP 性能


第 1 级 SignalTap™ IP 调试功能


Quartus® Prime 按钮硬件设计实例

 

PCI Express® (PCIe®)是高性能、可扩展、特性丰富的串行协议,数据传送速率从每秒2.5 gigatransfers (GT/s)直至8.0 GT/s以上。英特尔 FPGA 的PCI Express知识产权(IP)继续得以广泛应用,PCI-SIG®组织将其作为下一代规范。英特尔 1992年便成为PCI-SIG成员,在每一代新硅片中,英特尔继续参加PCI-SIG兼容性工作研究,保证了与当前工业标准的互操作性和兼容性。

PCI Express IP解决方案包括英特尔技术领先的PCI Express硬核协议栈,含有会话和数据链路层,以及增强物理层,同时包括了物理介质附加子层(PMA)和物理编码子层(PCS)。增强关键模块节省了客户20%的FPGA逻辑资源。英特尔的PCI Express IP还包括可选软核逻辑模块,例如,基于散射收集的直接存储器访问(DMA)引擎以及单个根端口I/O虚拟化(SR-IOV)等。这种独特的硬件和软件IP组合性能非常优异,可以灵活的实现最优集成。

英特尔提供与Qsys兼容的、基于英特尔 FPGA IP function功能的PCI Express解决方案。如果需要了解详细信息,请联系您当地的英特尔 FPGA 销售代表。

 

 

  • 第4代增强协议栈、PCS,以及PMA层。
    • 4个器件代
      • (65 nm、40 nm、28 nm、20 nm)
    • 7类系列产品
  • DMA引擎和器件驱动,为最佳性能和效率而打造。
    • 吞吐量以及每秒输入/输出操作(IOPS)性能最好
      • 吞吐量高达每秒6.8 gigabytes (GBps),大于500K IOPS。
    • 基于散射收集的DMA
    • Linux和Windows设备驱动
      • 特征和模块器件驱动支持
      • 开放源代码
      • 许可模型是双BSD/GPL
  • Gen1、Gen2、Gen3支持
  • x1、x2、x4、x8通路宽度
  • 根端口和端点配置
  • SR-IOV特性
    • 4种物理功能(PF) / 2048种虚拟功能(VF)
    • MSI / MSI-X中断支持
  • 协议实现配置(PCIe)初始化(CvP Init)并更新(CvP更新)
    • 用于上电编程
  • 通过协议进行部分重新配置(PCIe) (PRoP)
    • 上电时用于多个镜像编程
  • 多种用户接口选择
    • Avalon®流(Avalon-ST)
    • Avalon存储器映射(Avalon-MM)
    • 支持DMA的Avalon-MM

 

表1. 器件支持以及硬核PCI Express IP模块数量

器件系列

硬核PCI Express IP模块数量

PCI Express链路速率

Gen1

(2.5 GT/s)

Gen2

(5.0 GT/s)

Gen3

(8.0 GT/s)

英特尔 Stratix 10 每个器件1到4个      

英特尔 Arria® 10

每个器件1到4个

     
英特尔Cyclone®10 每个器件1个      

Stratix® V

每个器件1到4个

     

Arria V

每个器件1个或者2个

   

 

英特尔 Cyclone® V GT

每个器件2个

   

 

Cyclone V GX

每个器件1个或者2个

 

 

 

Stratix IV

每个器件2到4个

   

 

Cyclone IV GX

每个器件1个

 

 

 

Arria II GZ

每个器件1个

   

 

Arria II GX

每个器件1个

 

 

 

表2. 器件配置和特性支持

接口类型

Avalon-ST

Avalon-MM

支持DMA的Avalon-MM

SR-IOV

CvP / PRoP

器件/配置

 

Stratix 10

端点

Up to Gen3 x16 Up to Gen3 x16 Up to Gen3 x16 (1) Up to Gen3 x16: CvP Init and CvP Update
  根端口 p to Gen3 x16 Up to Gen3 x16 N/A N/A N/A

Arria 10

端点

Gen3 x8

Gen3 x4

Gen1 x8, Gen2 x4, Gen2 x8, Gen3 x2, Gen3 x4, Gen3 x8

(1)

Gen3 x8:CvP和PRoP(1)

根端口

Gen3 x8

Gen3 x4

N/A

N/A

N/A

Stratix V

端点

Gen3 x8

Gen3 x4

Gen1 x8, Gen2 x4, Gen2 x8
Gen3 x2, Gen3 x4, Gen3 x8

提供

Gen1:CvP Init和CvP更新

Gen2:CvP Init和CvP更新(1)

根端口

Gen3 x8

Gen3 x4

N/A

N/A

N/A

Arria V GZ

端点

Gen3 x8

Gen3 x4

Gen1 x8, Gen2 x4, Gen2 x8
Gen3 x2, Gen3 x4, Gen3 x8

N/A

Gen1:CvP Init和CvP更新

Gen2:CvP Init和CvP更新(1)

根端口

Gen3 x8

Gen3 x4

N/A

N/A

N/A

Arria V

端点

Gen1 x8和Gen2 x4

Gen1 x8和

Gen2 x4 (no x2)

Gen1 x8, Gen2 x4

N/A

Gen1 x8和Gen2 x4

Gen1:CvP Init和CvP更新

Gen2:CvP Init

根端口

Gen1 x8和Gen2 x4

Gen1 x8和

Gen2 x4 (no x2)

N/A

N/A

N/A

Cyclone V

端点

Gen2 x4

Gen2 x4 (没有x2)

Gen2 x4

N/A

Gen2 x4

Gen1:CvP Init和CvP更新

Gen2:CvP Init

根端口

Gen2 x4

Gen2 x4 (没有x2)

N/A

N/A

N/A

Notes:

 

请联系您当地的销售代表或者技术支持,了解详细信息。

 

表3. PCI Express IP质量指标

基本

IP首次发布年份

2005

支持的Quartus最新版本

17.1

状态

产品

交付

客户可收到:

  • 设计文件(加密源代码或者后综合网表)
  • ModelSim 英特尔 FPGA 版仿真模型
  • 时序和布板约束
  • 支持修订控制的文档
  • 自述文件

所有均为“是”,但是提供自述文件例外

随IP一起交付给客户的其他产品

测试台和设计实例

可参数赋值的GUI,支持最终用户配置IP

为OpenCore Plus支持提供IP内核

源语言

Verilog和VHDL

测试台语言

Verilog

提供软件驱动

驱动OS支持

Linux/Windows

实现

用户接口

Avalon流,Avalon存储器映射

IP-XACT元数据

验证

支持的仿真器

NCSim、ModelSim、VCS/VCSMX

验证过的硬件

是,Stratix 10, Arria 10 FPGA

进行了工业标准兼容性测试

如果“是”,进行了哪些测试?

PCI-SIG

如果“是”,在哪些英特尔 FPGA 器件上?

Arria 10 GX

如果“是”,进行的日期

2015年4月

如果“不是”,计划有吗?

N/A

互操作性

IP进行了互操作性测试

如果“是”,在哪些英特尔 FPGA 器件上

Arria 10 GX

提供互操作性报告

 

英特尔 FPGA 提供一系列PCIe参考设计和应用笔记。这些参考设计和应用笔记提供了能够马上使用的解决方案,可以用于英特尔 FPGAs和SoC的可行性研究、器件选择,以及设计验证。

英特尔 FPGA 开发套件具有全面的系统级设计环境,包括马上开始FPGA设计开发所需要的硬件和软件,并完善了参考设计和应用笔记。每一参考设计介绍了在开发过程中使用哪些英特尔 FPGA开发套件以及哪一版本的Quartus® II或者Quartus Prime (15.1版以及更高版本)软件。

PCIe是配置非常灵活的IP解决方案,满足了各种应用需求,我们很难为每一配置或者应用来提供参考设计。如果您的配置或者器件没有可用的参考设计,您可以使用相似的设计,根据需要进行修改,将其导入,以满足您的需求。

表4介绍了适用于PCIe应用的各种参考设计和应用笔记。

 

Table 4. Reference Designs and Application Notes

Name Application Note/
Wiki/
Other
Development Kit Used Intel Quartus Software Version Design Flow Platform Designer (formerly Qsys)/
Other
EP/RP1 AVST2/
AVMM3/
AVMM with DMA
User Interface Width/
PCIe Gen and Link Width/
Device Driver OS Support
PCIe WITH EXTERNAL MEMORY INTERFACE REFERENCE DESIGN

PCIe AVMM with DMA performance design example
(Linux)

Contact your sales representative for design  Arria 10 GX FPGA Development Kit 17.0 Platform Designer EP AVMM with DMA

256 bit / Gen3 x8

Linux

Stratix V GX FPGA Development Kit 15.1.2

256 bit / Gen3 x8

Linux

Cyclone V GT FPGA Development Kit

128 bit / Gen2 x4

Linux

PCIe AVMM with DMA performance design example
(Windows)

Contact your sales representative for design  Stratix V GX FPGA Development Kit 15.1.2
Platform Designer EP AVMM with DMA

256 bit / Gen3 x8 

Windows

Cyclone V GT FPGA Development Kit

128 bit / Gen2 x4

Windows

PCIe AVMM with DMA and DDR3 Memory Interface Design Store
Arria 10 GX FPGA Development Kit 17.0 Platform Designer EP AVMM with DMA

256 bit / Gen3 x8

Linux4

Altera Wiki Stratix V GX FPGA Development Kit 16.0.2
Altera Wiki

Arria V GX

Starter Kit

128 bit / Gen2 x4

Linux4

Altera Wiki Cyclone V GT FPGA Development Kit

128 bit / Gen2 x4

Linux4

PCIe WITH ON-CHIP MEMORY INTERFACE REFERENCE DESIGNS
PCIe AVMM with DMA and On-Chip Memory Interface Design Store
Arria 10 GX FPGA Development Kit 17.0 Platform Designer EP AVMM with DMA

256 bit / Gen3 x8

Linux4

Altera Wiki Stratix V GX FPGA Development Kit 16.0.2
Altera Wiki Arria V GT FPGA Development Kit

128 bit / Gen2 x4

Linux4

Altera Wiki

Arria V GX

Starter Kit

Altera Wiki Cyclone V GT FPGA Development Kit
PCIe WITH SINGLE-ROOT I/O VIRTUALIZATION (SR-IOV) REFERENCE DESIGN
PCIe AVMM with DMA and SR-IOV Interface Altera Wiki Stratix V GX FPGA Development Kit 14.0 Platform Designer EP AVMM with DMA

256 bit / Gen3 x8

PCIe WITH EXTERNAL MEMORY INTERFACE REFERENCE DESIGNS (Legacy Reference Designs)
PCIe AVST and On-Chip Memory Interface AN456 Arria 10 GX FPGA Development Kit 15.0 Platform Designer EP AVST

64 bit / Gen1 x1

128 bit / Gen2 x8

256 bit / Gen3 x4

Windows4

PCIe AVST and On-Chip Memory Interface Stratix V GX FPGA Development Kit

64 bit / Gen1 x1, Gen1 x4,

Gen2 x1, Gen3 x1
128 bit / Gen1 x8, Gen2 x4,

Gen2 x8, Gen3 x4

Windows4

PCIe AVST and On-Chip Memory Interface Arria V GT FPGA Development Kit

64 bit / Gen1 x1, Gen1 x4,

Gen2 x1
128 bit / Gen1 x8, Gen2 x4 
Windows4

PCIe AVST and On-Chip Memory Interface Cyclone V GT FPGA Development Kit

64 bit / Gen1 x1, Gen1 x4,

Gen2 x1
128 bit / Gen2 x4
Windows4

PCIe AVST and On-Chip Memory Interface Stratix IV GX FPGA Development Kit

64 bit / Gen1 x1, Gen1 x4,

Gen2 x1, Gen2 x4
128 bit / Gen1 x8, Gen2 x4,

Gen2 x8
Windows4

PCIe AVST and On-Chip Memory Interface Cyclone IV GX FPGA Development Kit Hardened Protocol Stack IP Use
64 bit / Gen1 x1, Gen1 x4
Soft Protocol Stack IP Use
64 bit / Gen1 x1
Windows4
PCIe AVST and On-Chip Memory Interface Arria II GX FPGA Development Kit

Hardened Protocol Stack IP Use
64 bit / Gen1 x1, Gen1 x4,

Gen1 x8
Soft Protocol Stack IP Use
64 bit / Gen1 x1, Gen1 x4
Windows4

PCIe AVST / AVMM and DDR2 / DDR3 Memory Interface AN431 Stratix IV GX FPGA Development Kit 11.0SP1 Platform Designer EP AVMM / AVST 64 bit / Gen2 x4
Windows (Jungo Driver)
Arria II GX FPGA Development Kit Hardened Protocol Stack IP Use
64 bit / Gen1 x4
Windows (Jungo Driver)
OTHER PCIe COLLATERAL ITEMS AND TOOLS
MSI-X Implementation Guidelines for Altera FPGAs Altera Wiki All 14.0 N/A EP AVMM / AVST N/A
Transceiver Toolkit for hardened PCIe IP (Gen1 x8) Altera Wiki Stratix V GX FPGA Development Kit
 
13.1 Platform Designer EP AVST 128 bit / Gen1 x8, Gen2 x8
256 bit / Gen3 x8
Transceiver Toolkit for hardened PCIe IP (Gen2 x8)
Transceiver Toolkit for hardened PCIe IP (Gen3 x8)
Notes:
  1. EP = Endpoint, RP = Root Port. 
  2. AVST = Avalon Streaming (Avalon-ST).
  3. AVMM = Avalon Memory-Mapped (Avalon-MM).
  4. Light features driver.

文档

以下用户指南按照用户接口和特性功能进行了分类:

联系当地英特尔 FPGA 销售代表或发送电子邮件至 pcie@altera.com 以获取以下文档:

  • Stratix 10 vs. Arria 10 / Stratix V
    • Avalon-ST PCIe IP 特性和接口差异应用笔记 (PDF)
    • Avalon-MM 和 Avalon-MM DMA PCIe IP 特性和接口差异应用笔记 (PDF)

有关Intel FPGA IP功能的技术支持,请访问 mySupport在线问题跟踪系统。在线问题跟踪系统。您也可以在知识数据库中搜索这一功能的相关主题。

 

†测试在特定系统中测量特定测试中组件的性能。硬件,软件或配置的差异会影响实际的性能。请咨询其他信息来源,以评估您购买时的性能。有关性能和基准测试结果的更完整信息,请访问https://www.intel.cn/content/www/cn/zh/benchmarks/benchmark.html