Altera Quartus II软件v15.0在DSP上的新增功能

DSP Builder v15.0和Quartus® II软件提供新的DSP支持。

  • 基本和复数math.h函数的IEEE 754兼容硬核浮点增强模型,通过DSP Builder、宏功能和MegaCore®知识产权(IP)来使用。
  • 浮点DSP WYSIWYG MegaCore功能:通过直观的GUI控制浮点DSP模块的每一组件。
  • 定点CORDIC MegaCore:支持基于低吞吐量CORDIC的迭代处理。
  • 改进了DSP Builder设计接口(改进真双端口存储器、外部存储器模型、Avalon®接口)。

关键优势

缩短开发时间

使用自然支持浮点运算功能的FPGA,不需要将您的浮点设计转换到定点,这曾是难度很大而且非常耗时的任务。当您对设计进行迭代时,不用转换到定点,这进一步体现了效能优势。

提高了浮点性能

以前的浮点实现由于需要额外的逻辑和布线资源来支持浮点运算,存在时序瓶颈,导致性能受限。而新的精度可调DSP模块自然支持浮点功能,能够以DSP模块的频率运行浮点运算,从而大幅度提高了性能。

提高了资源使用率

过去的浮点实现需要额外的逻辑和布线资源,因此,规模较大的复数浮点设计会耗尽DSP模块之外的逻辑资源。具有硬核浮点功能的DSP模块支持设计人员完全利用所有DSP模块中的浮点运算功能,同时降低了功耗,为其他特性和功能提供更多的逻辑资源。

了解详细信息:

业界第一款支持硬核浮点运算的DSP模块

Altera创新了DSP模块,提供业界第一款在专用硬核电路中自然支持IEEE 754单精度浮点功能的DSP模块。这一技术突破支持在编译时采用IEEE754浮点、标准精度(18位)或者高精度(27位)模式来配置精度可调DSP模块。在浮点模式下,每一DSP模块都提供了单精度乘法器和单精度加法器,帮助DSP设计人员获得了以下关键优势:

  • 开发时间缩短了6-12个月。
  • 提高了性能,Arria 10器件的DSP性能高达每秒10 tera浮点运算(TFLOPS)。
  • 更高的资源效率,提高了功率和资源使用率。

如果需要了解详细信息,请参考这些新资源:

View Video 网播:采用FPGA中的硬核浮点DSP模块加速设计开发时间
了解您怎样使用Arria 10和Stratix® 10器件中的硬核浮点DSP模块,获得前所未有的DSP性能、设计效能以及逻辑效率。
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白皮书:理解峰值浮点性能的含义
计算并对比数字信号处理器、图形处理单元(GPU)以及FPGA的峰值浮点性能。使用业界标准方法,了解Altera的Arria 10器件性能怎样切实达到了1.5 TFLOPS,而Stratix 10器件达到了10 TFLOPS,在做出您的设计选择之前,对比这一结果与其他FPGA供应商所宣称的结果。

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白皮书:采用硬核浮点,在FPGA上实现优异的DSP设计

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